같은 높이에 4배 더 쌓는다? 초박형 칩 적층의 의미
POSTECH 연구팀이 14μm 초박형 칩을 10층 이상 쌓는 공정을 발표했습니다. 12-Hi HBM 대비 같은 높이에서 약 4배의 적층 집적도를 제시한 결과가 성능 4배를 뜻하지 않는 이유와 양산 검증 과제를 설명합니다.
AI 반도체 이야기를 하다 보면 대부분의 관심은 GPU와 HBM에 쏠립니다. 하지만 실제 성능을 가르는 지점은 조금 더 복잡합니다. 칩을 얼마나 촘촘하게 쌓고, 그 사이를 얼마나 안정적으로 연결하며, 열과 휨을 얼마나 버틸 수 있느냐가 점점 중요해지고 있습니다.
이번에 눈에 띈 소식은 POSTECH(포항과학기술대학교) 연구팀의 칩 적층 기술입니다. TrendForce 보도에 따르면, 기계공학과 김석 교수 연구팀은 머리카락 두께의 5분의 1 수준인 약 14μm 초박형 실리콘 칩을 10층 이상 안정적으로 쌓는 기술을 발표했습니다. 기존 12-Hi(12단) HBM 대비 같은 패키지 높이에서 약 4배 더 많은 칩을 쌓을 수 있는 집적 밀도를 달성했다는 설명입니다. 이 연구는 국제 학술지 Results in Engineering에 게재됐습니다.
여기서 중요한 건 “HBM을 바로 대체한다”는 식의 결론이 아닙니다. 오히려 핵심은 반도체 패키징 경쟁의 방향입니다.
‘4배’가 의미하는 것과 의미하지 않는 것
연구진이 비교한 지표는 같은 패키지 높이 안에 쌓을 수 있는 층 수, 즉 적층 집적도입니다. 12단 HBM보다 메모리 용량이 네 배라는 뜻도, 대역폭·연산 성능·전력 효율이 네 배라는 뜻도 아닙니다.
완성된 HBM 제품에는 메모리 다이 외에도 로직 베이스 다이, TSV, 외부 인터페이스, 열 관리와 신뢰성 사양이 함께 들어갑니다. 이번 결과는 완성된 HBM 스택을 제품 조건에서 비교한 시험이 아니라, 초박형 실리콘 칩을 낮은 온도와 압력에서 반복 정렬·접합하는 제조 방법을 보여준 연구입니다.
따라서 “HBM보다 4배”라는 문구는 제품 성능 비교가 아니라 높이 대비 적층 가능성을 설명하는 연구진의 비교로 한정해 읽어야 합니다.
왜 칩을 더 얇게 쌓아야 할까?
HBM은 여러 장의 메모리 다이를 수직으로 쌓아 대역폭을 높이는 방식입니다. AI 학습과 추론에서는 연산 장치만 빨라져도 충분하지 않습니다. 데이터를 가져오고 보내는 길이 막히면 GPU나 가속기는 기다리는 시간이 늘어납니다. 그래서 메모리 대역폭, 패키지 면적, 전력 효율이 함께 중요해집니다.
문제는 칩을 얇게 만들수록 다루기 어렵다는 점입니다. 수십 마이크로미터 이하로 얇아진 칩은 휘거나 깨지기 쉽습니다. 층을 많이 쌓을수록 정렬 오차도 커질 수 있습니다. 연구실에서 한두 장 붙이는 것과 실제 공정에서 반복적으로 쌓는 것은 난이도가 전혀 다릩니다.
POSTECH 연구팀이 제시한 방식은 이 지점을 겨냥합니다. 칩을 정확히 옮기는 전사 프린팅(transfer printing) 기술과, 옮기는 동시에 금속 배선을 형성하는 인시투 접합(in-situ bonding) 기술을 결합했습니다. 쉽게 말하면 “칩을 옮기고, 붙이고, 전기적으로 연결하는 과정”을 따로따로 하지 않고 하나의 공정 안에서 처리하는 접근입니다.
한 층이 추가되는 과정을 순서대로 보면 다음과 같습니다.
- 약 14μm 두께의 초박형 실리콘 칩과 배선 구조를 준비합니다.
- 전사 프린팅 도구가 칩을 들어 목표 위치로 옮깁니다.
- 아래층의 배선 위치에 맞춰 칩을 정렬합니다.
- 이송하는 순간 금속 연결부를 함께 접합합니다.
- 같은 과정을 반복해 10층 이상을 쌓습니다.
- 적층 뒤 층간 정렬 오차와 전체 구조의 휨을 확인합니다.
핵심은 이송과 접합을 서로 떨어진 장비 단계로 분리하지 않는다는 점입니다. 공정 단계를 합치면 초박형 칩을 다시 잡고 옮길 때 생길 수 있는 정렬 오차와 손상 기회를 줄일 가능성이 있습니다. 다만 이 장점이 양산 수율로 이어지는지는 별도 검증이 필요합니다.
180°C 이하, 20kPa 이하 조건의 의미
보도에서 함께 언급된 조건도 중요합니다. 연구팀은 180°C 이하, 20kPa 이하의 비교적 낮은 온도와 압력에서 10층 이상 적층에 성공했다고 설명합니다. 반도체 패키징에서는 온도와 압력이 높아질수록 소재 손상, 휨, 응력 문제가 커질 수 있습니다. 특히 초박형 칩에서는 작은 변형도 수율 문제로 이어질 수 있습니다.
따라서 이 기술의 포인트는 단순히 “많이 쌓았다”가 아닙니다. 얇은 칩을 낮은 부담 조건에서 반복적으로 쌓고, 층간 정렬 오차와 휨을 줄였다는 데 있습니다. AI 반도체가 더 많은 메모리와 기능 블록을 한 패키지 안에 넣어야 한다면 이런 공정 기술은 점점 더 중요한 기반이 됩니다.
HBM 다음은 메모리만의 경쟁이 아니다
이 소식은 HBM 시장을 보는 관점도 조금 바꿔줍니다. 지금은 HBM3E, HBM4처럼 세대와 단수, 대역폭이 주목받습니다. 하지만 그 뒤에는 패키징, 본딩, 인터포저, 칩렛 구조, 열 관리가 함께 움직입니다. 같은 용량과 대역폭이라도 더 얇게, 더 촘촘하게, 더 낮은 전력으로 구현할 수 있다면 시스템 설계의 선택지가 달라집니다.
또 하나 흥미로운 점은 적용 범위입니다. TrendForce는 이 기술이 AI 반도체뿐 아니라 칩렛 패키징, 차세대 마이크로 LED 디스플레이에도 적용될 수 있다고 전했습니다. 즉, 이 연구는 메모리 하나만의 이야기가 아니라 “초박형 칩을 정밀하게 쌓고 연결하는 플랫폼 기술”에 가깝습니다.
연구실 데모에서 양산 공정으로 가기 위한 검증표
연구 성과와 양산 기술은 다릅니다. 실제 산업 적용에서는 “10층을 쌓았다”는 결과뿐 아니라 반복 생산했을 때 연결과 열 특성이 유지되는지를 확인해야 합니다.
| 검증 항목 | 확인해야 할 질문 |
|---|---|
| 전기적 연결 | 모든 층에서 접촉 저항과 신호 무결성이 유지되는가 |
| 열 신뢰성 | 반복 가열·냉각 뒤 접합부와 초박형 다이에 균열이 없는가 |
| 정렬·수율 | 웨이퍼 또는 대면적 공정에서 오차 분포와 불량률은 어떤가 |
| 생산성 | 층을 추가할 때 공정 시간과 비용이 감당 가능한가 |
| 열 방출 | 내부층의 열을 패키지 밖으로 전달할 경로가 충분한가 |
| 기존 공정 결합 | TSV·하이브리드 본딩·인터포저와 어떻게 통합되는가 |
180°C 이하와 20kPa 이하라는 조건도 이 검증표 안에서 봐야 합니다. 기존 층과 배선이 이미 만들어진 상태에서 다음 층을 붙이므로 후속 공정의 온도와 압력 부담이 누적됩니다. 저온·저압은 기존 층의 손상과 휨을 줄일 가능성을 높이지만, 낮은 조건 자체가 장기 접합 신뢰성과 수율을 증명하는 것은 아닙니다.
그래서 이번 소식을 “HBM 끝, 새로운 기술 시작”으로 읽기보다는 “HBM 이후 패키징 경쟁의 후보 기술이 하나 더 구체화됐다”로 보는 편이 안전합니다. 지금 메모리와 AI 인프라의 경쟁은 단순히 더 빠른 칩을 만드는 싸움이 아닙니다. 더 많은 기능을 한 공간에 넣으면서도 안정적으로 연결하고 식히는 싸움입니다.
한 문장 요약
POSTECH의 초박형 칩 적층 기술은 HBM을 당장 대체한다기보다, AI 반도체 시대의 패키징 경쟁이 “더 얇게 쌓고 더 안정적으로 연결하는 기술”로 확장되고 있음을 보여주는 사례입니다.
독자에게 던질 질문
AI 반도체의 다음 병목은 메모리 대역폭일까요, 패키징 수율일까요, 아니면 열 관리일까요?
다음에 읽을 글
확인한 출처 / 근거
- POSTECH, 초박형 칩 10층 이상 적층 연구 보도자료 — 연구 조건과 적용 가능성을 설명한 대학 공식 자료.
- Results in Engineering 논문 원문 — 전사 프린팅과 인시투 접합 공정의 실험 결과를 담은 논문.
- DOI 10.1016/j.rineng.2026.111194 — 논문의 영구 식별 링크.
12단 HBM 대비 집적도 비교는 연구진과 POSTECH이 제시한 설명입니다. 실제 HBM 양산 공정의 수율·열 특성·비용까지 검증한 결과로 해석해서는 안 됩니다.